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采用四面64腳封裝。
AD9510提供多路輸出時鐘分配功能,并集成一個片內(nèi)鎖相環(huán)(PLL)內(nèi)核。它具有低抖動和低相位噪聲特性,能夠大大地提升數(shù)據(jù)轉(zhuǎn)換器的時鐘性能。4路獨立的LVPECL時鐘輸出和4路LVDS時鐘輸出工作頻率分別為1.2GHz和800MHz。可選的CMOS時鐘輸出工作頻率為250MHz。
PLL部分由可編程參考分頻器(R)、低噪聲鑒頻鑒相器(PFD)、電荷泵(CP)和可編程反饋分頻器(N)組成。將外部VCXO或VCO連接到CLK2和CLK2B引腳時,高可達1.6GHz的PLL輸出頻率可以與輸入?yún)⒖糝EFIN同步。
時鐘分配部分提供LVPECL輸出和可編程為LVDS或CMOS的輸出。每路輸出都有一個可編程分頻器,可以旁路該分頻器或者設(shè)置高32的整數(shù)分頻比。
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